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      Entretien pour ASIC Design Engineer

      23 sept. 2013
      Employé (anonyme)
      Offre acceptée
      Expérience positive

      Autres retours d’entretien d’embauche pour un poste comme ASIC Design Engineer chez OpenFive

      Entretien pour ASIC Design Engineer

      13 juin 2018
      Employé (anonyme)
      New Delhi
      Offre acceptée
      Entretien moyen

      Candidature

      J'ai postulé via la recommandation d'un employé. Le processus a pris 3 jours. J'ai passé un entretien chez OpenFive

      Entretien

      Written round 20 questions, 0.5 marks each and 5 subjective questions, 2 marks each digital, vlsi, networks Interview 2 technical interview followed by a HR interview

      Questions d'entretien [1]

      Question 1

      1st technical interview: Talk about yourself Talk about your project networks problem from question paper how does the power supply at home work between two to three rooms Flip flops timings questions frequency of 11 inverters in series detailed questioning of NMOS structure operations functioning secondary effects probe into channel length modulation CMOS inverter switching power there, static power and dynamic power formula logical puzzle:consider 2 taps (tap a and tap b) as inputs AND gate OR gate and XOR gate then take the same logic and build a water tank, locate the taps so that the functionality of the gates hold good Questions I got wrong in the question paper Resume-based questions 2nd technical interview: Out of the box thinking helps here project related question: gaussian distribution a lot of static timing analysis questions, tricky a D FF with clock input as an AND gate with inputs A and clk, now remove AND gate to give a clean clk but the functionality of the circuit should remain the same. talk about the kind of job they do, the kind of job I want to do, offers at hand, training details, date of joining details HR round: A talk about future aims of my life and culture at OS, the perks of being a small company, etc etc
      Répondre à cette question
      12
      Expérience positive
      Entretien difficile

      Candidature

      J'ai postulé via la recommandation d'un employé. Le processus a pris plus d'une semaine. J'ai passé un entretien chez OpenFive (New Delhi) en avr. 2018

      Entretien

      Took 4 rounds of technical interview following hr interview. Highly technical questions. Will check all the aspects Theory practical , how much you are able to think etc All the questions were basic from vlsi and project

      Questions d'entretien [1]

      Question 1

      Theory questions on Rcmin rcmax v min vmax cmos spef cts
      Répondre à cette question

      Entretien pour ASIC Design Engineer

      5 avr. 2015
      Candidat à l'entretien anonyme
      Chennai
      Aucune offre
      Expérience positive
      Entretien moyen

      Candidature

      J'ai postulé via un établissement d'enseignement supérieur ou universitaire. Le processus a pris 1 jour. J'ai passé un entretien chez OpenFive (Chennai) en déc. 2014

      Entretien

      Details Written round 20 questions, 0.5 marks each and 5 subjective questions, 2 marks each digital, vlsi, networks Interview 2 technical interview followed by a HR interview Out of the box thinking helps here project related question: gaussian distribution a lot of static timing analysis questions, tricky a D FF with clock input as an AND gate with inputs A and clk, now remove AND gate to give a clean clk but the functionality of the circuit should remain the same. talk about the kind of job they do, the kind of job I want to do, offers at hand, training details, date of joining details HR round: A talk about future aims of my life and culture at OS, the perks of being a small company, etc etc

      Questions d'entretien [1]

      Question 1

      Questions 1st technical interview: Talk about yourself Talk about your project networks problem from question paper how does the power supply at home work between two to three rooms Flip flops timings questions frequency of 11 inverters in series detailed questioning of NMOS structure operations functioning secondary effects probe into channel length modulation CMOS inverter switching power there, static power and dynamic power formula logical puzzle:consider 2 taps (tap a and tap b) as inputs AND gate OR gate and XOR gate then take the same logic and build a water tank, locate the taps so that the functionality of the gates hold good Questions I got wrong in the question paper Resume-based questions
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