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      Siemens
      3.8★Rémunération et avantages
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      Samsung Electronics
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      Entretien pour IC Design Engineer

      29 janv. 2026
      Candidat à l'entretien anonyme
      Offre refusée
      Expérience négative

      Autres retours d’entretien d’embauche pour un poste comme IC Design Engineer chez Broadcom

      Entretien pour IC Design Engineer

      6 juin 2025
      Employé (anonyme)
      Offre acceptée
      Expérience positive
      Entretien moyen

      Candidature

      Entretien facile

      Candidature

      J'ai postulé en ligne. J'ai passé un entretien chez Broadcom en janv. 2026

      Entretien

      Phone call with hiring manager, followed by full day of onsite technical interviews with senior engineers. Onsite interviews were easy and fun, office was pretty depressing. Regret going through the process.

      Questions d'entretien [1]

      Question 1

      standard things such as CDC, FIFOs, logic optimization.
      Répondre à cette question

      J'ai passé un entretien chez Broadcom

      Entretien

      As expected. Multiple rounds to go through . Overall good experience. Need to go through phone screening first and then get to onsite. Interviewers were nice and knowledgeable. I guess it also depends on the group you’re interviewing for.

      Questions d'entretien [1]

      Question 1

      How do you design asynchronous fifo and related timing checks ?
      Répondre à cette question

      Entretien pour IC Design Engineer

      29 mars 2023
      Employé (anonyme)
      Offre acceptée
      Expérience positive
      Entretien moyen

      Candidature

      J'ai postulé en ligne. Le processus a pris 2 mois. J'ai passé un entretien chez Broadcom en janv. 2023

      Entretien

      Phone screening then 6-7 rounds of in person interview. Mostly asked about my experience, my understanding of the job role, and a couple rounds of technical questions. Only a couple interviewers had a script or notes so they were highly conversational.

      Questions d'entretien [1]

      Question 1

      What is the difference between := and :/ in SystemVerilog?
      Répondre à cette question
      1