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      Entretien pour Component Design Engineer

      27 août 2011
      Employé (anonyme)
      Folsom, CA

      Autres retours d’entretien d’embauche pour un poste comme Component Design Engineer chez Intel Corporation

      Entretien pour Component Design Engineer

      17 déc. 2025
      Candidat à l'entretien anonyme
      Santa Clara, CA
      Aucune offre
      Offre acceptée
      Expérience positive
      Entretien difficile

      Candidature

      J'ai postulé via un recruteur. Le processus a pris 1 jour. J'ai passé un entretien chez Intel Corporation (Folsom, CA) en juin 2011

      Entretien

      Phone interview lasted for 1 hour. Questions were as follows: derive equation from FSM, K-maps, equation reduction using De-morgans law,pipelining and hazards, inverter working, how Vth varied with temp, SRAM working. 2 weeks later was called for onsite interview. Consisted of 4 rounds. 1st round: questions related to system verilog, projects, design FSM from waveforms and conditions given. C code for converting binary to octal. 2nd round: Given a black box and some conditions and asked to design a digital system. Design FF's. Given verilog code and asked to design gate level diagram. 3rd round: Questions related to computer architecture. Asked project related questions.Cache write policies, write back, write through, PCI,PCI-E, arbitration, how to get faster circuits, latest INTEL chipset architecture. Remember all the questions were indirect.Logical questions. 4th round: Timing analysis. Slew, fanout, design flow, setup and hold circuit analysis. Circuit analysis. All questions were logical,none direct. Hope this helps!! All the interviewer's were friendly and co-operative. It was basically like a discussion rather than question and answer session.

      Questions d'entretien [1]

      Question 1

      C code to convert binary to octal
      1 réponse
      6
      Expérience positive
      Entretien moyen

      Candidature

      J'ai passé un entretien chez Intel Corporation (Santa Clara, CA)

      Entretien

      Questions on physical design concepts , syn and apr Sta questions about constraints Concepts of transistor physics Phone screen, multiple round, followed by conversation with the hiring manager Overall good experience

      Questions d'entretien [1]

      Question 1

      STA constraints and physical design concepts
      Répondre à cette question

      Entretien pour Component Design Engineer

      13 août 2024
      Employé (anonyme)
      Chandler, AZ
      Offre acceptée
      Expérience positive
      Entretien difficile

      Candidature

      J'ai passé un entretien chez Intel Corporation (Chandler, AZ)

      Entretien

      Five engineers, a manager and director asked medium level engineering and architecture questions including proof of structured coding and design skills. Each interviewer had varying questions. They rated at 0 (won’t work with candidate), 1 (adequate) or 2 (exceptional hire) for a team survey of votes to compare multiple candidates.

      Questions d'entretien [1]

      Question 1

      Design a state machine to control a four way intersection of varying time traffic lights.
      Répondre à cette question

      Entretien pour Component Design Engineer

      10 juin 2024
      Candidat à l'entretien anonyme
      Aucune offre
      Expérience positive
      Entretien moyen

      Candidature

      J'ai passé un entretien chez Intel Corporation

      Entretien

      long but effective. 4 rounds of interviews ( quiz questions, computer architecture, past projects, leadership experience, basic algorithm questions, coding, etc.) each last 40 min. results came back after 10 days

      Questions d'entretien [1]

      Question 1

      what do you think you will do in 5 years?
      1 réponse