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      Entretien pour ASIC Design Engineer Intern

      14 nov. 2025
      Candidat à l'entretien anonyme
      San Diego, CA
      Aucune offre
      Expérience neutre
      Entretien moyen

      Candidature

      J'ai passé un entretien chez NVIDIA (San Diego, CA)

      Entretien

      Two 45-minute interviews back-to-back without a break. One technical session and one coding session (Verilog or SystemVerilog). I got rejected after about two days, but I was still able to interview with other teams.

      Questions d'entretien [1]

      Question 1

      The first interview asked basic technical questions about logic design, STA and FSM etc. The second one was RTL coding for synchronous FIFO with depth=5
      Répondre à cette question

      Autres retours d’entretien d’embauche pour un poste comme ASIC Design Engineer Intern chez NVIDIA

      Entretien pour ASIC Design Engineer - Intern

      10 juil. 2013
      Candidat à l'entretien anonyme
      Aucune offre
      Entretien difficile

      Candidature

      J'ai postulé via un établissement d'enseignement supérieur ou universitaire. Le processus a pris 5 semaines. J'ai passé un entretien chez NVIDIA en mars 2013

      Entretien

      I was selected through a college campus fair event, where they selected my application based on answers given for set of design questions. I answered 3 phone interviews spread out over 1.5 months. HR would mail me, asking for availability over 2 weeks time. The hiring managers and HR are very prompt and helpful.

      Questions d'entretien [1]

      Question 1

      Design clock switchers without any glitch.
      2 réponse(s)
      2

      Entretien pour ASIC Design Engineer Intern

      14 mars 2010
      Candidat à l'entretien anonyme
      Aucune offre
      Expérience neutre
      Entretien difficile

      Candidature

      J'ai postulé en ligne. Le processus a pris 1 jour. J'ai passé un entretien chez NVIDIA en mai 2009

      Entretien

      Applied online, received mail from HR to setup phone interview. Was asked technical questions related to FIFO implementation. Rest of the interview was on the projects I have done. The questions on FIFOs was related to the cases handling overflow of packets and also deciding the size of the FIFO, also what should be the size of the buffer if there is a leak in the system.

      Questions d'entretien [2]

      Question 1

      What should be the size of the buffer in a FIFO receiving data packets at a certain rate?
      1 réponse

      Question 2

      What should be the size if it is receiving data and also loosing some packets ?
      1 réponse

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